本文使用Verilog搭建一个基础的FSM有限状态机。该FSM仅包含控制模块，无数据链路。 程序要求： 输入：h，reset信号，时钟信号 输出：q FSM状态转换示意图： 该状态机将在接收到连续的3个h信号“1，0，1…